从IEDM18 TechInsights的内存技术更新

发布时间:2019年4月11日
投稿作者:迪克·詹姆斯,崔贞洞

论IEDM在周日晚上去年,TechInsights的举行招待会,其中Arabinda DAS和贞洞崔作了发言,吸引了与会者的屋子。Arabinda是第一了,给人一个说话的“苹果iPhone和半导体技术创新的10年历程”,其次是贞洞讨论“存储过程,设计和建筑:今天和明天”。

Arabinda了在iPhone和它的功能组件的顺序发展的粗线条回顾 - 我们往往忘记,第一个没有摄像头,指纹传感器,面部识别等,所以它肯定下来内存车道一趟。

贞洞提出通过逆向工程专家看到最新的存储技术的回顾,总结他们最近详细分析了相当数量的,我想在这篇文章中去,通过它。狗万体育网站贞洞是一个高级技术研究员在公司,和他们的内存技术主题专家。加入TechInsights的之前,他曾在R&d一个团队负责人SK海力士和三星推动下一代存储设备,所以他知道他特此说话。

NAND闪存技术

从贞洞崔NAND闪存路线片段在TechInsights的

我们开始看看快闪记忆体截至2018年11月,三星(Samsung)、东芝(Toshiba)、西数(Western Digital) 15%、美光(Micron) 13%、海力士(SK Hynix) 11%、英特尔(Intel) 6%的市场份额排名前六。

贞洞内存生成道路地图每年,以下是更新一个NAND闪存。你可以看到,我们现在到1Z纳米平面闪光的时代(大概13-14纳米,看到1Y是〜15纳米),和〜3D动画的96层与四电平单元。路线图的基础上发布的预测,但我觉得很难相信,在短短三年中,我们将越来越向200+层。

在图的底部是技术演进在过去的几年里,开始与硅化物控制栅在平面器件钨的过渡;那么,我们从双图案转移到四倍图案,因为我们得到低于20nm的特征尺寸。我们看到普遍采用的气隙(实际上,美光开始,在25奈米世代),并作为15/16纳米平面部位看到满负荷生产时,3D / V-NAND产品的推出。那些使用两种存储技术,电荷捕获(存储的氮化硅层上的电荷 - 三星,东芝/ WD,和SK海力士)和浮动栅极(微米/英特尔)。

9X层三维NAND分析 - 了解更多

下载我们的三维NAND分析概述,完整的市场概况,NAND技术路线图,模具图像,我们可以应用到这些产品的不同分析方法的概述。

主要厂家2D NAND工艺节点

微米/英特尔也使用这给了更大的面数据密度不同的布局理念;它们设计堆栈成具有该阵列之下的驱动电路,从而节省外围区域,并且使模具较小的 - 通过将它们配成如CMOS-下阵列(CUA)。它们的64层的产品是2×32叠层,和96层的用途2×48层堆叠。

展望未来,该路线图显示多达256层,和平面将淡出除了利基应用。“4D NAND”似乎是CUA的SK海力​​士版本,Xtacking是堆叠CMOS阵列之上以节省面积的YMTC(扬子存储器技术有限公司)处理。

跟踪平面器件,我们从各大厂商序列:

三星为14nm 2D NAND(128 GB /模)

迄今所看到的最小半节距是三星14纳米128千兆模具,具有152个单元的块大小:

64的最近综述和72层的3D NAND设备(256千兆&512 Gb)的

3D NAND:64L&72L(256 GB&GB 512)

切换到3D-NAND,贞洞向我们展示了最近的64和72层的设备摘要内容:

东芝/西数48L

我们可以看到在英特尔部分CUA如何提高阵列效率近90%,给予256千兆位组的最小的模具。从iPhone XS最大的SK力士512千兆管芯具有大致相同的存储密度,从256千兆部分令人印象深刻的改进。

之一的过渡由从48层到64层技术的发展是在被用于接触在3D-NAND器件字线的“阶梯”的蚀刻。例如,在东芝/ WD份,楼梯的宽度已经由于蚀刻工艺的改进和修整掩模的变化缩水45%。

东芝/西数64L

这可不是个小数目,即使在缩小楼梯占用芯片面积的0.82%。类似地,三星实现了27%的宽度减少,具有0.44%面积损失为楼梯精加工。

三星48L

英特尔3D FG NAND QLC(64L):一是3D QLC!

我们也有机会来比较的Intel /美光的三级和四级单元的部分;尽管它们都是20纳米,和两个64级,位密度变为4.4至6.5 GB / mm2时,增加了近50%。我们现在是在太比特模的时代,美光科技刚刚宣布1 TB的micro-SD卡8个1-Tb的模具里面!

三星64L

晶体管级芯片的照片是在上述的拉链很小,但他们并缩小相当不错:

英特尔3D FG NAND QLC(64L):一是3D QLC!

韩国海运72L海运公司

我们可以清楚地看到这些镜头的阵列之下电路的密度。接下来是一看SK力士3D-NAND,它采用的折叠结构。

Left: Intel 256 Gb 64L TLC    Right: Intel 1024 Gb 64L QLC

如果我们仔细观察,我们可以看到从36层到48层到72层的堆栈演变。36L器件只有一个通闸,而48L和72L器件有两个通闸,允许两个细胞链共用位线和源线。72L堆栈的中心图像有点混乱,因为它有两个正交的图像粘在一起——右边是平行于位线的部分,左边垂直于位线。如果我们看分开的图像,在PG区域的孔表明,左边的部分是通过两个管道闸门的底部,而在顶部的个别位线是可见的。

上部和下部堆叠指82的栅极堆叠的两级结构。贞洞没去成这个在这次谈话的细节,但他张贴了博客上电子工程专辑去年6月,该通道孔与两步蚀刻工艺形成澄清。所估计的过程的顺序是:

  • 管道栅模具形成(下部)
  • 沟道蚀刻(下部,42门)
  • 牺牲层填充到孔
  • 模具形成(上部)
  • 沟道蚀刻(上部,40门)
  • 牺牲层移除
  • 通道形成

狭缝和副缝隙由一步法整个堆叠的蚀刻来形成。在上面的电路原理图,该蓝色的轮廓示出了在顶部和底部堆叠之间两个伪字线,通过在横截面的蓝线标记的位置。

图像显示位线,源线,管道门在72L装置

上次讨论的NAND设备是去年在闪存峰会上展示的YMTC 64L部件。这是他们的第二代3D-NAND技术,使用Xtacking将外围电路放在存储阵列的顶部而不是底部。YMTC采用面对面晶片键合:

从82-栅极堆叠细节

我注释性的贞洞用,试图澄清我们正在寻找在图像:

在三维NAND技术创新(今日)

在三维NAND技术创新(今日)

我们有在阵列的边缘处的典型的楼梯,他们已经有益加入每步的字线的数量,我们展示有在最上面的一个虚设字线下的单独掩蔽选择栅极。

晶片键合为我们提供了总共七个镶嵌金属层,三个阵列中,和四个在CMOS,并在电池堆存在总共74个钨字线是。它不以任何YMTC的豪言采用电荷捕获存储在NOR闪存特别提到,但在历史上他们与Spansion公司(现为赛普拉斯)密切合作,因此它很可能基于他们的3D-NAND也电荷捕获。

The bonding is likely the DBI® (Direct Bond Interconnect) technology from Xperi – it’s quite a fuzzy TEM image above, but it does look similar to the interface in this SEM cross-section of the Sony IMX260 stacked image sensor, which we know uses the process.

三星BGA封装(PM971 SSD NVMe,128 GB)

我将是失职,如果我排除在通常的内存上,APU较早的幻灯片详细介绍了使用堆叠式封装(PoP)的一个SSD的一部分,也许不是存储在第一次使用的POP,但肯定是不同的,我们用于手机看。这是三星单封装128 GB SSD了微软Surface Pro的的:

NAND创新摘要图像

我们有128千兆V-NAND裸片两个四堆叠在弹出的顶部,并且在下部是4千兆位DRAM LPDDR4和SSD控制器管芯。

贞洞完成了NAND​​闪存部分与一对夫妇总结幻灯片,第一个描述迄今在三维NAND创新。这是一个繁忙的幻灯片,所以我不会通过它去详细 - 有很多的创新!除了从3D堆叠本身,有可能意外的功能,如外延(SEG)晶体管(三星),CUA和双串堆叠(微米),和管栅极(SK海力士)。现在我们有晶圆键合!

3D NAND电池,目前进展顺利,但…

摘要幻灯片跟踪迄今取得的进展,并提出了一些未来发展的担忧。

纸条给我的是SK海力士”返回到常规的叠层,而不管栅极,Micron的(大概)到四个堆叠的字符串,以及蚀刻和填充非常高的纵横比信道的通用问题。

DRAM技术

从贞洞崔DRAM路线图片断在TechInsights的

DRAM产品路线图更新

在谈话的DRAM部分首先登场的是路线图:

我们现在早已进入1X纳米世代,随着今年引入17纳米的部分。如果您认为厂家,我们还在一年的节奏引入下一个缩水的,但差异较小,现在大家都低于20纳米。几年前,我倾向于认为我们可能得到两代人在1东西节点之前的技术达到了极限,但现在看来,我们将看到至少有四个,这将有可能看到我们走过2025年至少。

DRAM缩小(技术节点)

DRAM技术节点趋势

从节点的年代趋势来看,收缩速率的变慢:

微米1X和1XS纳米DDR4 / LPDDR4

微米1X&1XS纳米DDR4 / LPDDR4

尔必达和美光收购之前趋于稳定,就像南亚。

Jeongdong还给了我们一些微米存储器的细节,显示在8gb内存中,他们的比特密度现在达到0.167 Gb/mm2

AMD和Nvidia GPU卡汇总

AMD和NVIDIA GPU卡概要

然后看看AMD和Nvidia的GPU,示出了与使用HBM(高带宽存储器)和HBM2的带宽的增加,并且带宽和速度随着我们从GDDR5X到GDDR6。

Micron的HMC和HMC2技术

一提到HBM,就会让人想起微米的HMC(混合内存立方体),现在已经发展成HMC2。最初的HMC用于Intel Knight的着陆处理器,这是一种四栈DRAM,底层是ibm制造的控制器芯片,通过硅通(tsv)连接。HMC2似乎是作为一个独立产品发布的,但仍然是4栈控制器,而且HMC和HMC2都使用了30nm类dram。

无论HBM和HMC使用TSV的,但它们是不同的东西;HMC具有它的控制器管芯和被完全封装,用于安装在PCB基板上,而HBM与硅中介层使用。然而,美光已经宣布将停止HMC,所以即使我们得到了一起来看看它,它不会被周围更长的时间。

ISP / DRAM / CIS(索尼)微米35nm的(可能的,尔必达晶圆厂。)

ISP / DRAM / CIS(索尼)微米35nm的(可能的,尔必达晶圆厂。)

的DRAM部分的最后滑动覆盖DRAM的与CMOS图像传感器(CIS)和处理器(ISP)的堆叠的移动电话摄像头,由索尼和三星。在索尼IMX400一个DRAM被夹在CIS和ISP之间;所述CIS被安装面到背面的DRAM,这是面 - 面与ISP。具有在堆栈中的DRAM允许照相机系统以960帧/秒,严重慢动作能力执行。该IMX400在索尼Experia还XZ手机推出,而我们发表一篇博客在当时。

CIS / ISP / DRAM(三星)三星2Y

CIS / ISP / DRAM(三星)三星2Y

三星S5K2L3 ISOCELL快速成像器采用不同的策略 - 独联体和ISP常规粘合面到面且电使用的TSV连接,和一个标准的DRAM芯片是微撞面到后端上的ISP。所述微凸块对DRAM的再分布层(RDL)连接到铜基RDL上的ISP的后面,这将它们路由到的TSV,通过ISP基板向前方金属。还有一种伪硅管芯旁边的DRAM芯片。

新兴的内存技术

新兴内存大众产品:主要参与者

新兴内存大众产品:主要参与者

贞洞完成了他的谈话与新兴回忆回顾 - 尽管如何“新兴”他们中的一些是为辩论,因为一些产品已经出现了一段时间了。这里的路线图:

Adesto技术CBRAM更新

Adesto技术CBRAM更新

例如。EverSpin的一直在各种种类的MRAM有一段时间了,相变存储器(PC-RAM)已被许多公司试用在许多场合,和富士通已经推出了FeRAM的多年。

第一个例子是Adesto CBRAM(导电桥接RAM),详细说明其第一代和第二代CB存储器之间的变化。

EverSpin的SST-MRAM 2日创

EverSpin的SST-MRAM 2ND创。

从结构上来说,桥层已经从银/硫化锗转变为基于碲的多层堆叠,我认为它的温度敏感性不如银。

然后我们所示的256-MB EverSpin的第二根STT-MRAM,使用垂直-MTJ(磁性隧道结)技术在DDR3格式。

PCM商业产品:2010至2018年

PCM商业产品:2010至2018年

作为率先行动向3D-XPOINT幻灯片即完成了谈话,我们被提醒的是,PC内存已经有一段时间了,我们已经从128 MB了从90nm工艺到20纳米16 GB:

在英特尔Optane 3D XPOINT主动和虚拟内存块

It appears that, at least in the Intel Optane version of 3D Xpoint, there are dummy memory blocks at the memory level (i.e. between metals 4 and 5), which have no drive circuitry, so that the circuit area is different from the memory array area. There are also structural differences in the double stack of the memory cells; in the lower cells it appears that the storage and selector layers are missing (though there are enough shadows of them in this image that the disappearance could be a sample-prep artefact). However, the tungsten wordlines in the centre are clearly separated.

堆叠两层增加了工艺复杂

这两层的叠加当然增加了过程的复杂性,因为我们必须将沉积、蚀刻和照相步骤加倍;在底层,字行位于堆栈的顶部,而顶层堆栈的字行位于基层—位行位于基层。

添加M4和M5之间的存储器层提供了通过那些层之间的结构的其他挑战的,需要更多的掩模层和相关的成本。上的字线和位线被实际从下面连接;作为示例,位线具有的四个子过孔的堆起床顶端位线电平。

洞察与问题:流程/设计视图

洞察与问题:流程/设计视图

在平面图它看起来就像复杂的,所以这就引出了一个问题 - 我们应该做些什么,如果我们想去超过双堆栈结构?(BE / ME / TE =底/中/上电极)。

洞察与问题:流程/设计视图 - 下一步是什么?

洞察与问题:流程/设计视图

目前正在使用双重模式,但当然也有前景将四倍模式,甚至EUV,也许多堆栈或3D结构;

这结束了谈话,但不要忘了,所有这些信息,以及更多,可通过从TechInsights的内存认购

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